# TSMC가 ‘준 EMIB’이라는 고도화된 AI 반도체 패키징 기술을 개발 중, Intel의 Embedded Multi-die Interconnect Bridge 기술과 유사함

> https://bookfactory.kr/c/news/8780
> 게시판: 뉴스
> 작성자: tachikoma43
> 작성일: 2026-07-31T12:39:22.070Z

---

세계 최대의 반도체 위탁생산 기업인 TSMC가 Intel의 EMIB가受注량을 늘리고 있다는 점을 계기로, EMIB의 일부를 모방한 “準EMIB”(준EMIB)라고 불리는 고도화된 반도체 패키징 기술을 개발하고 있는 것으로 보도되었습니다. TSMC는 2.5D 패키징 기술로서 HPC(고성능 컴퓨팅) 및 AI(인공지능) 제품의 기반이 되는 CoWoS(TSMC의 2.5D 패키징 기술)를 개발하고 있습니다. 특히 CoWoS-S는 프로세서와 고대역폭메모리(HBM)를 연결하기 위해 대형으로 고가인 실리콘 인터포저를 사용하는 방식입니다. TSMC는 다이의 바닥 전체에 균일한 마이크로 럼프 그리드가 배치된, ‘전면 실리콘 인터포저층’을 채택하여 相互接続媒体(교차 연결 매체)로서 기능하게 합니다.

TSMC는 이 접근 방식을 CoWoS-L로 완전히 새롭게 단장했습니다. CoWoS-L은 거대하고 연속적인 실리콘 인터포저층을 완전히 폐지하고, 유연하고 저비용적인 재배선층(RDL) 기판으로 대체합니다. RDL 기판 아래에는 칩가 은밀하게 데이터를 교환해야 하는 경계에만, 미세 실리콘 횡단결선(LSI)이라는 실리콘 다리를 埋込 방식으로, 실리콘의 고속 데이터 전송과 유기 RDL 기판의 거대하고 비용 효율적인 표면적을 결합하는 데 성공했습니다.

이에 대해, 인텔의 2.5D 패키징 기술인 Embedded Multi-die Interconnect Bridge(EMIB)는 여러 면에서 CoWoS-L보다 훨씬 효율적입니다. 유기 기판 내부에 직접 埋込 미세한 실리콘 브리지를 사용함으로써, 단일 프로세서 패키지 내의 여러 실리콘 칩(칩렛)을 연결하고, 칩렛과 브리지가 접하는 단면에만 고밀도의 마이크로 벤프를 배치합니다. EMIB는 칩 전체에 걸쳐 광대하고 고가인 실리콘층이나 RDL을 통해 신호를 라우팅하는 대신, 두 칩이 상호로 통신해야 하는 위치에만 배치되는 지역적인 연결 경로로서 기능합니다. 기술 매체 Wccftech는 인텔의 EMIB에 대해 “인텔의 접근 방식의 효율성을 이해하려면, EMIB가 중간층을 전혀 사용하지 않았다는 사실을 생각하면 알 수 있습니다. 칩렛은 유기 기판 위에 직접 배치되고, 단일 연결 프로세스에 의해 埋込를 통해 상호로 연결됩니다.”라고 기재했습니다.

이에 대해, TSMC의 CoWoS-L은 완전히 독립적인 RDL 인터퍼저를 채택하고 있습니다. 이 중간 공정 내에는 로컬 실리콘 인터커넥트(LSI) 브리지가 내장되어 있으며, RDL과 브리지를 결합한 구조는 기존의 원형 실리콘 웨이퍼 위에 제조되어 그 아래의 유기 기판에 접합됩니다. 따라서 두 개의 다른 조립 및 접합 공정이 필요합니다. 더불어, Intel의 차세대 기술인 “EMIB-T”는 3D 스터핑을 가능하게 하는 TSV(Si 貫통 전극)를 채택하여, 埋込를 직접 貫通합니다. 이를 통해 전력과 고속 신호가 칩 패키지의 바닥에서 브리지를 통과하여 그 위에 있는 프로세서나 메모리에 직접 흐르도록 설계되어 있습니다.

The Information의 보도에 따르면, TSMC는 Intel의 EMIB를 참고하여 개발 중인 “준 EMIB”라는 새로운 2.5D 패키징 기술을 내부적으로 명명하고 있습니다. “준 EMIB”는 반도체 패키징용 기판의 주요 제조업체인 KINSUS와 공동으로 개발되고 있습니다. 현재까지 자세한 내용은 불명확하지만, TSMC는 재배선층을 완전히 폐지하고 대신 EMIB와 같은 실리콘 브리지 기술을 채택할 것으로 추정됩니다.

[원문 보기](https://gigazine.net/news/20260731-tsmc-quasi-emib/) | 출처: Gigazine